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Hennessy&Patterson Computer Architecture 6th Ed. 翻訳のページ

Hennessy&Patterson Computer Architecture 6th Ed.は2019年5月現在、翻訳の最終段階に差し掛かっています。
ここでは、翻訳時に発見された原著のバグを公開します。他にも見つけた方、情報がある方は、hunga at am.ics.keio.ac.jpにメールをいただければ幸いです。翻訳本に名前を入れて感謝いたします。


6件のコメント

  1. p.55 1.10 の7行目 PowerEdge R710 → PowerEdge R730
    12行目 PowerEdge C630 → PowerEdge R630
    p.56 1行目 Power Edge 630 → Power Edge R630
    Figure 1.20 5版のFigure 1.18がそのまま掲載されており、本文、評価結果と一致しません。どなたか内容をご存じの方はお知らせいただければ感謝します。

  2. B-65 Figure B.33 (problem B.12) → (problem B.13)
    B-65 B.14の最後の/は不要
    C-12 下から5行目 WAR → WAW
    C-53 24行目 thepast → the past
    C-61 Figure C.42のキャプション 文章になっていないが、たぶん途中のinitiation intervals for the FP operationsがダブっている

  3. p.415 addi x2,R0,#1 -> addi x2,x0,1 上の例と下の例で2か所同じミスがある
    p.417 addi x2,R0,#1 -> addi x2,x0,1 同じミス

    伊藤光平君の指摘による

  4. p.456 5.15 AとBの初期値は0とあるので、このプログラムはコンシステンシィモデルに関わらず、両方のプロセッサともにWhile文で無限ループしてしまう。

    伊藤光平君の指摘による

  5. p.460 5.28のプログラムの最後の行の; がない。

    伊藤光平君の指摘による

  6. p.543 Figure 7.3 の4. Smaller data sizeの行のTPU、Catapultの「8-Bit」は「8-bit」が正確な表現

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