へネパタは第4版で一度スリム化を試みたが、第5版で分量が増加に転じ、第6版では完全に開き直って膨大なページ数を擁するようになった。しかも、MIPSからRISC-Vに移行したため、全体に渡って書き換えが行われている。このため、原著は相当数のバグを含んでおり、中にはかなり大きな問題点がある。翻訳時にはなるべく修正を試みたが、どうしようもない部分もあった。また、原文では忠実に訳しているが、納得の行かない部分もあり、ここで主なものを紹介する。このページの文責は天野にある。
原文Figure 1.20は、第5版のFigure 1.18と同じで、PowerEdge R710、PowerEdge R815、PowerEdge R815 Clusterのスペックを比較している。しかし、第6版で実際に評価されているのは、PowerEdge730, PowerEdge R630, PowerEdge R630 Clusterである。このため、Figure1.20は原文の評価の部分とは整合せず、編集上の間違いで旧版の図が混入したものと考えられる。これと関連して55ページの各マシンの紹介にはR710が出てくる場所があり、バグが何か所か混入していて、混乱を増している。こんなミスがあったら世界中で大騒ぎになっていると思ったがググっても全くこれに関する言及はなく、バグレポートにも触れられていない。察するに、細かい評価内容に関する部分は読む人が少なく、気づいた人も呆れてレポートする気にならなかったのではないか。この部分は正しい図を入手しないとどうにもならないため、Elsevierにメールを送って5月から延々3か月待った挙句、「このままだとへネパタを世界の名著と考え、Elsevierを良心的な出版社と考えている日本の読者を裏切ることになる」的な結構キツいメールを送ってデータを取り寄せることができた。しかし、本文の一部は逆に新しいFigure1.20と合わなくなってしまい、誤りと考えられる部分は削除してある。このため、日本語翻訳版は本家に先立って正しいFigure1.20が載っている世界で初めての完全な著作となっている。
とはいえ、この部分は正直言ってあまり面白くない。730とR630 は筐体構造が違うだけで、スペックは同一であるし、R630クラスタはR630を並べたクラスタである。このため、性能、エネルギーの差は小さく、当たり前の結果しか出ていない。クラスタにした場合の効果が見えるのが若干面白いかもしれない。
第5版では、「キャパシタレスのDRAMがこれからのDRAMの進化の機会となるだろう」と述べて見事にはずしたが、第6版ではIntelとMicron(Micronはもう降りているようだが）がアナウンスした相変化メモリのcrosspointについて
It could be that this technology will finally be the technology that replaces the electro-mechanical disks that have dominated bulk storage for more than 50 years!
と熱烈に賛辞を呈している。この技術は、Intel DC Persistent Memory(DCPM)として商品化され、将来有望だが、むしろDRAMとフラッシュの間を埋めるものであり、ディスクに置き換わるものではない。この部分の記述は明らかにバランスを失っている。
Closネットワークはマルチステージネットワークであるが、3ステージに決まっているので、一般的にはlow radixにはならない。また、Figure 6.31のキャプションは元々の3ステージのClosネットワークの解説であり、Google Closを描いたFigure 6.31の解説になっていない（ちなみにキャプション内のFigure 6.22はFigure 6.23の間違いだと思う）。そもそもMyrinet ClosもGoogle Closも、スイッチングエレメント間の完全接続という点が元のClos網と同じなため、そのように呼んでいるだけで、接続網としては別物と考えた方が良い。この辺が良く理解されていないものと思われる。
サイズが書いていないので何とも言えないが、おそらく彼らは特別料金で作っているのではないか。通常、28nm TSMCを使おうと思ったら、シャトルであっても、1000万近い予算を用意する必要がある。チップ作成を勇気付けることは良いことであるが、一般的なチップ開発者の感覚と乖離していると言わざるを得ない。
最近のコメント